stream
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3KB
下载次数：3
上传日期：2010-01-02 01:17:13
上 传 者：
FightJun
说明： 实验简介：
本程序 主要在于了解用FPGA控制数据的基本方法。
(Experiment Description: ben cheng xu key is to understand the FPGA control data using the basic method.)
文件列表:
s20_stream\introduce.txt (58, 2006-11-10)
s20_stream\part1\rtl\assembling_adder.v (4740, 2006-10-13)
s20_stream\part2\rtl\change.v (1027, 2006-10-13)
s20_stream\part4\add.v (776, 2006-10-13)
s20_stream\part4\mux.v (455, 2006-10-13)
s20_stream\part4\send.v (746, 2006-10-13)
s20_stream\part4\top.v (5424, 2006-10-13)
s20_stream\part1\rtl (0, 2010-01-01)
s20_stream\part2\rtl (0, 2010-01-01)
s20_stream\part1 (0, 2010-01-01)
s20_stream\part2 (0, 2010-01-01)
s20_stream\part4 (0, 2010-01-01)
s20_stream (0, 2010-01-01)
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