VHDL

所属分类:VHDL/FPGA/Verilog
开发工具:WORD
文件大小:11KB
下载次数:6
上传日期:2010-03-20 07:35:02
上 传 者ssxiona
说明:  1、 输入信号 clk : 时钟(每个象素点的显示时钟) reset : 复位信号 2、 输出信号 vga_hs_control : 行同步 vga_vs_control : 场同步 vga_read_dispaly : 红 vga_green_dispaly : 绿 vga_blue_dispaly : 蓝 3、 技术参数 clk : 24M hs : 30KHZ vs : 57.14HZ
(1, input signal clk: clock (one for each display pixel clock) reset: reset signal 2, the output signal vga_hs_control: Line sync vga_vs_control: field sync vga_read_dispaly: Red vga_green_dispaly: Green vga_blue_dispaly: Blue 3, technical parameters clk: 24M hs: 30KHZ vs: 57.14HZ)

文件列表:
VHDL.docx (13881, 2010-03-20)

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