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所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：11KB
下载次数：5
上传日期：2010-04-01 11:09:31
上 传 者：
jlynner
说明： 时序程序
(Timing procedure)
文件列表:
新建文件夹 (2)\i2c_slave_model.udo (204, 2004-08-01)
新建文件夹 (2)\i2c_slave_model.v (8021, 2005-04-13)
新建文件夹 (2)\i2c_slave_model.v.bak (11156, 2004-08-01)
新建文件夹 (2)\prjname.lso (6, 2004-09-12)
新建文件夹 (2)\timescale.v (23, 2004-08-01)
新建文件夹 (2)\transcript (755, 2004-09-12)
新建文件夹 (2)\tst_bench_top.v (9180, 2004-08-01)
新建文件夹 (2)\wb_master_model.v (2747, 2005-04-13)
新建文件夹 (2)\wb_master_model.v.bak (5566, 2004-08-01)
新建文件夹 (2) (0, 2010-04-01)
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