FIR64tap
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：19KB
下载次数：59
上传日期：2010-04-26 14:00:14
上 传 者：
yezhutou
说明： 使用verilog语言实现64阶FIR,调试可以通过
(64 taps FIR with verilog)
文件列表:
FIR串并架构\Filter_ws.v (13255, 2006-12-05)
FIR串并架构\fir.doc (62976, 2010-04-23)
FIR串并架构\F_testbench.v (925, 2006-12-05)
FIR串并架构\transcript (432, 2010-04-23)
FIR串并架构\~$FIR滤波器设计.doc (162, 2010-04-23)
FIR串并架构\串并FIR滤波器设计.doc (47104, 2006-12-05)
FIR串并架构 (0, 2010-04-23)
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