fadd16
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3KB
下载次数：8
上传日期：2010-05-11 20:37:34
上 传 者：
czltc417
说明： 实验用16位全加器的VHDL代码，适合初学者学习，数电学习的好工具。
(Experiment with 16-bit full adder VHDL code for beginners to learn, a good tool to learn a few power.)
文件列表:
16位全加器\16位全加器.qpf (914, 2007-12-10)
16位全加器\16位全加器.qsf (2124, 2007-12-10)
16位全加器\db\16位全加器.db_info (137, 2007-12-10)
16位全加器\db\prev_cmp_16位全加器.qmsg (480, 2007-12-10)
16位全加器\db\16位全加器.sld_design_entry.sci (154, 2007-12-10)
16位全加器\16位全加器.vhd (1611, 2007-12-10)
16位全加器\16位全加器.qws (90, 2007-12-10)
16位全加器\db (0, 2007-12-10)
16位全加器 (0, 2007-12-10)
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