leadingzero
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：7KB
下载次数：34
上传日期：2010-05-12 10:48:36
上 传 者：
zimou
说明： 使用并行结构对32位数据进行前导零检测，使用Verilog编程
(Use parallel structure to the 32-bit data, leading zero detection, using Verilog Programming)
文件列表:
leadingzero\2009211262.doc (44544, 2010-05-11)
leadingzero\ltz1.v (2797, 2010-04-27)
leadingzero\ltz_test.v (602, 2010-04-23)
leadingzero (0, 2010-05-11)
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