timer
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：5KB
下载次数：145
上传日期：2010-05-17 23:50:23
上 传 者：
gab1997
说明： 外设timer设计：16bit定时器、ETU计数器、具有3种可配置中断请求输出、内部寄存器的读写编程。
(Peripheral timer design: 16bit timer, ETU counter, with 3 configurable interrupt request output, the internal register read and write programming.)
文件列表:
6\clk.vhd (555, 2009-12-23)
6\count.vhd (2056, 2009-12-25)
6\etu_clk.vhd (913, 2009-12-23)
6\etu_clk_tb.vhd (635, 2009-12-23)
6\home6_timer.vhd (4430, 2009-12-24)
6\home6_timer_tb.vhd (2313, 2009-12-24)
6\move.vhd (1306, 2009-12-24)
6\re_wr.vhd (3683, 2009-12-25)
6 (0, 2009-12-25)
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