verilog_intro_code
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3005KB
下载次数：2
上传日期：2010-05-26 16:55:13
上 传 者：
skykkk
说明： 非常适合Verilog初学者的教程，里面基本包含所有实际应用中的模块，初学者很容易上手。
(Verilog tutorial is ideal for beginners, which includes all the practical application of basic modules for beginners is easy to use.)
文件列表:
verilog_intro_code (0, 2010-03-10)
verilog_intro_code\ verilog 参考代码提纲.doc (35840, 2010-03-10)
verilog_intro_code\01_base1 (0, 2010-02-01)
verilog_intro_code\01_base1\doc (0, 2010-02-02)
verilog_intro_code\01_base1\doc\电路描述.doc (46592, 2010-02-01)
verilog_intro_code\01_base1\src (0, 2010-02-02)
verilog_intro_code\01_base1\src\top.v (2378, 2010-02-02)
verilog_intro_code\01_base1\syn (0, 2010-02-02)
verilog_intro_code\01_base1\syn\db (0, 2010-02-02)
verilog_intro_code\01_base1\syn\db\prev_cmp_top.asm.qmsg (1976, 2010-02-01)
verilog_intro_code\01_base1\syn\db\prev_cmp_top.fit.qmsg (18065, 2010-02-01)
verilog_intro_code\01_base1\syn\db\prev_cmp_top.map.qmsg (4321, 2010-02-01)
verilog_intro_code\01_base1\syn\db\prev_cmp_top.qmsg (4321, 2010-02-01)
verilog_intro_code\01_base1\syn\db\prev_cmp_top.tan.qmsg (5187, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.(0).cnf.cdb (978, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.(0).cnf.hdb (502, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.(1).cnf.cdb (521, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.(1).cnf.hdb (367, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.(2).cnf.cdb (523, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.(2).cnf.hdb (368, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.ace_cmp.bpm (504, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.ace_cmp.cdb (1790, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.ace_cmp.ecobp (28, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.ace_cmp.hdb (6774, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.asm.qmsg (1976, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.atom_map.rvd (1138, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cbx.xml (85, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.bpm (504, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.cdb (1790, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.ecobp (28, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.hdb (6774, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.kpt (334, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.logdb (4, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.rdb (12254, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp.tdb (1297, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp0.ddb (17291, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.cmp_merge.kpt (340, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.db_info (137, 2010-02-01)
verilog_intro_code\01_base1\syn\db\top.eco.cdb (209, 2010-02-02)
... ...
本目录下为verilolg参考代码，用于向初学者介绍verilog语言进行数字电路设计，即可综合代码的编写范例。
verilog语言中存在着较多的语法，实际使用该语言进行电路设计的时候，我们的可综合代码只是使用其中的一个子集，为了能够使用verilog设计较为复杂的电路，我们需要培养以下几方面的能力。
建立良好的设计习惯，使用规范的电路设计方法和代码书写格式
熟悉一批常用的经典的中等复杂程度的电路模块的编写方法。
书写可重用和可维护性良好的电路代码。
1_base1:展示使用HDL语言进行电路设计的基本元素，包括模块的嵌套与互联。
2_base2:展示如何使用连续赋值语句assign 和 过程赋值语句 always 块来描述组合逻辑电路。
3_base3:展示在一个模块中同时存在组合逻辑与时序逻辑的电路RTL写法
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