一些VHDL源代码
所属分类：VHDL/FPGA/Verilog
开发工具：Windows_Unix
文件大小：44KB
下载次数：198
上传日期：2005-10-28 22:15:36
上 传 者：
babylune
说明： 内有波形发生器，加法器，经典双进程状态机，伪随机熟产生器，相应加法器的测试向量，16×8bit RAM,FIFO,通用RAM等源程序
(within waveform generator, Adder, classic dual-process state machine, cooked pseudo-random generator, the corresponding Adder test vector, 16 x 8bit RAM, FIFO, etc. source generic RAM)
文件列表:
一些VHDL源代码\测试向量（Test Bench）\加法器源程序.txt (2948, 2005-10-21)
一些VHDL源代码\测试向量（Test Bench）\相应加法器的测试向量（test bench).txt (4396, 2005-10-21)
一些VHDL源代码\测试向量（Test Bench）\波形发生器（含test beach）.txt (2607, 2005-10-21)
一些VHDL源代码\测试向量（Test Bench）\经典双进程状态机（含test beach）.txt (2049, 2005-10-21)
一些VHDL源代码\测试向量（Test Bench）\伪随机数产生器.txt (8345, 2005-10-21)
一些VHDL源代码\测试向量（Test Bench） (0, 2005-10-21)
一些VHDL源代码\存储器\通用RAM.txt (1470, 2005-10-21)
一些VHDL源代码\存储器\FIFO.txt (2260, 2005-10-21)
一些VHDL源代码\存储器\16x8bit RAM.txt (1361, 2005-10-21)
一些VHDL源代码\存储器 (0, 2005-10-21)
一些VHDL源代码\组合逻辑\多路选择器if else.txt (784, 2005-10-21)
一些VHDL源代码\组合逻辑\多路选择器when.txt (784, 2005-10-21)
一些VHDL源代码\组合逻辑\多路选择器select.txt (784, 2005-10-21)
一些VHDL源代码\组合逻辑\加法器描述.txt (3481, 2005-10-21)
一些VHDL源代码\组合逻辑\双2－4译码器 74139.txt (1042, 2005-10-21)
一些VHDL源代码\组合逻辑\LED七段译码.txt (876, 2005-10-21)
一些VHDL源代码\组合逻辑\地址译码器.txt (1678, 2005-10-21)
一些VHDL源代码\组合逻辑\8位相等比较.txt (413, 2005-10-21)
一些VHDL源代码\组合逻辑\8位大小比较器.txt (2504, 2005-10-21)
一些VHDL源代码\组合逻辑\最高优先译码器.txt (1236, 2005-10-21)
一些VHDL源代码\组合逻辑\8位总线接收器74245.txt (724, 2005-10-21)
一些VHDL源代码\组合逻辑\汉明纠错编码器.txt (895, 2005-10-21)
一些VHDL源代码\组合逻辑\汉明纠错译码器1.txt (2511, 2005-10-21)
一些VHDL源代码\组合逻辑\三人表决器.doc (21504, 2005-10-21)
一些VHDL源代码\组合逻辑 (0, 2005-10-21)
一些VHDL源代码\时序逻辑\四D触发器：74175.txt (855, 2005-10-21)
一些VHDL源代码\时序逻辑\简单的锁存器.txt (421, 2005-10-21)
一些VHDL源代码\时序逻辑\简单的12位寄存器.txt (407, 2005-10-21)
一些VHDL源代码\时序逻辑\带load、clr等功能的寄存器.txt (1916, 2005-10-21)
一些VHDL源代码\时序逻辑\移位寄存器：74164.txt (659, 2005-10-21)
一些VHDL源代码\时序逻辑\用状态机实现的计数器.txt (775, 2005-10-21)
一些VHDL源代码\时序逻辑\各种功能的计数器.txt (5823, 2005-10-21)
一些VHDL源代码\时序逻辑\模16计数器（使用JK触发器）（注1）.txt (2550, 2005-10-21)
一些VHDL源代码\时序逻辑\通用寄存器.txt (2134, 2005-10-21)
一些VHDL源代码\时序逻辑\带三态输出的8位D寄存器：74374（注2）.txt (723, 2005-10-21)
一些VHDL源代码\时序逻辑 (0, 2005-10-21)
一些VHDL源代码\其他设计举例\一个简单的UART.txt (8496, 2005-10-21)
一些VHDL源代码\其他设计举例\用ROM实现的波形发生器.txt (2607, 2005-10-21)
一些VHDL源代码\其他设计举例\棋类比赛计时时钟.txt (5731, 2005-10-21)
一些VHDL源代码\其他设计举例\Pelican Crossing控制器.txt (4634, 2005-10-21)
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