sdr sdram controller

所属分类VHDL/FPGA/Verilog
开发工具:MultiPlatform
文件大小:2401KB
下载次数:625
上传日期:2005-11-08 13:52:33
上 传 者黃中云
说明:  ALTERA sdram vhdl与verilog参考设计
(Altera SDRAM VHDL and Verilog reference design)

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sdr sdram controller
....................\sdr_sdram.pdf
....................\verilog
....................\.......\doc
....................\.......\...\readme.txt
....................\.......\...\sdr_sdram.pdf
....................\.......\model
....................\.......\.....\mt48lc8m16a2.v
....................\.......\route
....................\.......\.....\PLL1.v
....................\.......\.....\sdr_sdram.csf
....................\.......\.....\sdr_sdram.esf
....................\.......\.....\sdr_sdram.vqm
....................\.......\simulation
....................\.......\..........\modelsim.ini
....................\.......\..........\readme.txt
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....................\.......\..........\work
....................\.......\..........\....\altclklock
....................\.......\..........\....\..........\verilog.psm
....................\.......\..........\....\..........\_primary.dat
....................\.......\..........\....\..........\_primary.vhd
....................\.......\..........\....\command
....................\.......\..........\....\.......\verilog.psm
....................\.......\..........\....\.......\_primary.dat
....................\.......\..........\....\.......\_primary.vhd
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....................\.......\..........\....\.................\verilog.psm
....................\.......\..........\....\.................\_primary.dat
....................\.......\..........\....\.................\_primary.vhd
....................\.......\..........\....\mt48lc8m16a2
....................\.......\..........\....\............\verilog.psm
....................\.......\..........\....\............\_primary.dat
....................\.......\..........\....\............\_primary.vhd
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....................\.......\..........\....\....\_primary.dat
....................\.......\..........\....\....\_primary.vhd
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....................\.......\..........\....\.............\verilog.psm
....................\.......\..........\....\.............\_primary.dat
....................\.......\..........\....\.............\_primary.vhd
....................\.......\..........\....\sdr_sdram
....................\.......\..........\....\.........\verilog.psm
....................\.......\..........\....\.........\_primary.dat
....................\.......\..........\....\.........\_primary.vhd
....................\.......\..........\....\sdr_sdram_tb
....................\.......\..........\....\............\verilog.psm
....................\.......\..........\....\............\_primary.dat
....................\.......\..........\....\............\_primary.vhd
....................\.......\..........\....\_info
....................\.......\source
....................\.......\......\altclklock.v
....................\.......\......\Command.v
....................\.......\......\compile_all.v
....................\.......\......\control_interface.v
....................\.......\......\Params.v
....................\.......\......\PLL1.v
....................\.......\......\sdr_data_path.v
....................\.......\......\sdr_sdram.v
....................\.......\synthesis
....................\.......\.........\synplicity
....................\.......\.........\..........\sdr_sdram.prj
....................\vhdl
....................\....\doc
....................\....\...\readme.txt
....................\....\...\sdr_sdram.pdf
....................\....\model
....................\....\.....\io_utils.vhd
....................\....\.....\mt48lc8m16a2.vhd
....................\....\.....\mt48lc8m16a2.zip
....................\....\.....\mti_pkg.vhd
....................\....\.....\stdlogar.vhd
....................\....\.....\util1164.vhd
....................\....\route
....................\....\.....\pll1.vhd
....................\....\.....\sdr_sdram.csf
....................\....\.....\sdr_sdram.esf
....................\....\.....\sdr_sdram.vqm
....................\....\simulation
....................\....\..........\APEX20KE_MF.VHD
....................\....\..........\io_utils.vhd
....................\....\..........\lpm_pack.vhd
....................\....\..........\modelsim.ini
....................\....\..........\mt48lc8m16a2.vhd
....................\....\..........\mti_pkg.vhd
....................\....\..........\readme.txt
....................\....\..........\sdr_sdram_tb.vhd
....................\....\..........\stdlogar.vhd
....................\....\..........\util1164.vhd
....................\....\..........\work
....................\....\..........\....\altcam
....................\....\..........\....\......\behave.dat
....................\....\..........\....\......\behave.psm
....................\....\..........\....\......\_primary.dat
....................\....\..........\....\altclklock
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....................\....\..........\....\..........\behavior.psm
....................\....\..........\....\..........\_primary.dat
....................\....\..........\....\altlvds_rx

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