convolution_encoder_VHDL
所属分类：VHDL/FPGA/Verilog
开发工具：PDF
文件大小：124KB
下载次数：32
上传日期：2010-07-02 21:17:41
上 传 者：
cslbetter
说明： 卷积码编译码,由SERVICE、PSDU、TAIL和PAD域组成的DATA域应进行卷积编码，码率应根据所需的传输速率从R=1/2,2/3,3/4中选择
(for 802.11a simulation
WLAN FEC convolution_encoder
g0=133 g1=171
Rate 0:1/2 1:2/3 2:3/4
for 802.11a simulation)
文件列表:
卷积码编译码的VHDL实现.pdf (131771, 2010-07-02)
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