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clk_div_n

所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：10
上传日期：2010-07-10 16:48:17
上传者：tmp_tmp_2

说明：时钟任意分频模块，输入为主时钟和分频数，输出为主时钟/分频数。
(Clock divider)

文件列表:

clk_div_n.vhd (1032, 2010-07-10)

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