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所属分类：VHDL/FPGA/Verilog
开发工具：Unix_Linux
文件大小：8KB
下载次数：16
上传日期：2005-11-15 16:41:59
上 传 者：
xujia751
说明： 设计一个模块，从一个窜行数据流里检测出码流“11100”，这个模块包括reset,clk,datain及输出端pmatch
(design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch)
文件列表:
hw3 (0, 2005-11-04)
hw3\0.mgf (8596, 2005-11-04)
hw3\1.mgf (13134, 2005-11-04)
hw3\3.mgf (13180, 2005-11-04)
hw3\bde.set (1048, 2005-11-02)
hw3\compile (0, 2005-11-04)
hw3\compile\contents.lib~ (196, 2005-11-04)
hw3\compile\hw3.epr (89, 2005-11-04)
hw3\compile\hw3.erf (318, 2005-11-04)
hw3\compile\sources.sth (269, 2005-11-04)
hw3\compile.cfg (346, 2005-11-04)
hw3\elaboration.log (463, 2005-11-04)
hw3\hw3.adf (526, 2005-11-04)
hw3\hw3.LIB (515, 2005-11-04)
hw3\hw3.wsp (1922, 2005-11-04)
hw3\log (0, 2005-11-02)
hw3\log\console.log (1301, 2005-11-04)
hw3\projlib.cfg (33, 2005-11-02)
hw3\src (0, 2005-11-04)
hw3\src\hw3.vhd (857, 2005-11-04)
hw3\src\stream.awf (1733, 2005-11-04)
hw3\src\test_stream.vhd (853, 2005-11-04)
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