fifo_syn
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：19KB
下载次数：6
上传日期：2010-11-24 23:24:11
上 传 者：
123_abz
说明： 本源码是用VERILOG实现FIFO的读取，并在实验板上已经验证可以使用
(This source is used to achieve FIFO read VERILOG, and the board has been verified in experiments using)
文件列表:
fifo_syn\fifo_syn_flag.v (1629, 2008-07-20)
fifo_syn\fifo_syn_ram.v (720, 2008-07-20)
fifo_syn\fifo_syn_rdaddr_gen.v (716, 2008-07-20)
fifo_syn\fifo_syn_top.v (1223, 2008-07-17)
fifo_syn\fifo_syn_wraddr_gen.v (732, 2008-07-20)
fifo_syn\fifo_top_tb.v (1195, 2008-07-26)
fifo_syn\使用说明请参看右侧注释====〉〉.txt (774, 2008-01-28)
fifo_syn\同步FIFO设计.doc (77312, 2008-07-13)
fifo_syn (0, 2010-11-24)
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