jpeg_verilog
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：159KB
下载次数：20
上传日期：2010-12-03 17:25:29
上 传 者：
addquerry
说明： Jpeg压缩的Verilog代码，小图片
(Jpeg compression of the Verilog code)
文件列表:
cbd_q_h.v (8614, 2009-11-17)
cr_dct.v (34232, 2009-11-17)
cr_huff.v (72947, 2009-11-17)
ff_checker.v (21156, 2009-11-17)
fifo_out.v (26022, 2010-02-15)
ja_bits_out.v (21187, 2009-11-17)
jpeg_top.v (3842, 2009-11-17)
jpeg_top_TB.v (481171, 2010-07-24)
pre_fifo.v (3876, 2009-11-17)
sync_fifo_32.v (3587, 2009-11-17)
sync_fifo_ff.v (4500, 2009-11-17)
y_dct.v (33796, 2009-11-17)
y_huff.v (70296, 2009-11-17)
y_quantizer.v (32730, 2009-11-17)
yd_q_h.v (8639, 2009-11-17)
cb_dct.v (34232, 2009-11-17)
cb_huff.v (72951, 2009-11-17)
cb_quantizer.v (32737, 2009-11-17)
近期下载者：
相关文件：
收藏者：