clk_div_N
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：3
上传日期：2015-01-03 21:27:18
上 传 者：
骄傲的史莱克
说明： 程序可以实现时钟的任意偶数分频，使用Verilog语言编写。在quartus ii中得到验证并进行了仿真
(Program can be any even divided clock using Verilog language. Been verified in quartus ii and simulation)
文件列表:
clk_div_N.v (1666, 2014-12-26)
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