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CLK_GEN

所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：2KB
下载次数：8
上传日期：2015-03-14 10:36:52
上传者：benren771

说明： Xilinx FPGA时钟倍频电路，使用内部全局时钟、DCM，可参数化。
(Clock Generater for Xilinx FPGA)

文件列表:

CLK_GEN.VHD (17927, 2014-10-11)

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