QAM_verilog
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：4KB
下载次数：157
上传日期：2015-04-22 22:16:50
上 传 者：
yanqili1993
说明： 基于FPGA的16QAM，用verilog编写，其中DDS为自己编写，含设计文件和testbench。已通过moldesim软件仿真。
(FPGA-based 16QAM, with verilog writing, including DDS for their preparation, including design files and testbench. Simulation software has been through moldesim.)
文件列表:
QAM_verilog\mul2.v (1158, 2015-03-31)
QAM_verilog\mydds.v (2692, 2015-04-03)
QAM_verilog\QAM.v (619, 2015-04-03)
QAM_verilog\QAM_MOD.v (2524, 2015-04-09)
QAM_verilog\QAM_TB.v (340, 2015-04-03)
QAM_verilog\SEQ.v (1145, 2015-04-03)
QAM_verilog (0, 2015-04-22)
文件说明：
QAM_TB.v:verilog testbench，产生时钟、复位等激励
QAM.v : 顶层设计文件
mydds.v :DDS设计文件，例化了一个ROM模块，使用时需要自己在ISE中定制一个ROM
SEQ.v:产生伪随机序列，即待调制的信号
mul2.v :倍乘器，用于将sin或cos信号乘2
QAM_MOD.v:调制模块，根据数字序列控制输出
调制原理：
S（t）=(+1,-1，+2，-2)*sin(wt)+（+1，-1，+2，-2）*cos(wt);sin和cos系数由数字序列决定
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