original-1-by-16-bit-multiplier
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：2KB
下载次数：2
上传日期：2015-05-08 16:00:31
上 传 者：
LibohuaAA
说明： 原码一位乘16位乘法器
用VerilogHDL语言实现
(Original code A by 16-bit multiplier
VerilogHDL language used to achieve)
文件列表:
original 1 by 16 bit multiplier.txt (8155, 2015-01-16)
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