FPGA-design
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：11076KB
下载次数：2
上传日期：2015-05-23 15:35:53
上 传 者：
myles
说明： FPGA设计[田耘等编著][程序源代码]
(FPGA design [Tian Yun eds] [source code])
文件列表:
FPGA设计[田耘等编著][程序源代码] (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-2 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-2\mult.xco (1254, 2007-08-06)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-2\mydds.xco (1236, 2007-08-06)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-2\square_syn.v (1871, 2007-08-07)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\coastas_dds.v (800, 2007-08-09)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\costas_lf.v (830, 2007-10-07)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\costas_loop.v (1589, 2007-08-09)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\costas_lpf.v (780, 2007-08-09)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\costas_mult.v (1146, 2007-10-07)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\err_mult.v (811, 2007-08-09)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\fir_lpf.xco (1225, 2007-08-09)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\mult.xco (1254, 2007-08-06)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-4\my_dds.xco (1246, 2007-08-09)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6\de_mult.xco (1247, 2007-09-25)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6\dearly_sub.v (1132, 2007-09-25)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6\dedds.v (1632, 2007-09-25)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6\delay_early_gate.v (1396, 2007-09-26)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6\eddds.xco (1240, 2007-09-25)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6\iir.v (1149, 2007-09-25)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-6\iir1.v (1128, 2007-09-25)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-8 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c10\10-8\baker.v (1979, 2007-09-29)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-10 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-10\div16.xco (1023, 2007-09-12)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-10\fir_rls.v (4682, 2007-10-02)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-10\rlsmult.xco (1247, 2007-09-30)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-10\shiftreg25.xco (1206, 2007-10-02)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-10\shiftreg28.xco (1206, 2007-10-02)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-10\shiftreg3.xco (1204, 2007-10-02)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-12 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-12\dfe_filter.v (2486, 2007-10-02)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-12\dfe_mult.xco (1248, 2007-10-02)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-14 (0, 2015-05-15)
FPGA设计[田耘等编著][程序源代码]\Verilog代码\c11\11-14\aa_adder.xco (1281, 2007-10-02)
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使用说明
由于实例众多，如果将原工程拷贝出来，实在太大，因此，我们只将设计的源文件拷贝出来。在使用时，读者首先要将相应的源文件复制到本地硬盘上，修改属性为可写，然后在ISE环境中新建工程，然后添加相应的源文件即可。如果对上述操作过程不明白的，可参阅本书第4章中关于ISE软件的使用说明。
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