SDRAM_interface
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：2KB
下载次数：6
上传日期：2015-07-25 16:09:22
上 传 者：
yhzhangstrive
说明： SDRAM verilog 代码，已经在MT48LC1M16A1上验证过。
(The MT48LC1M16A1 is a 16Mb SDRAM arranged in 1M x 16bits.
1. the SDRAM has been initialized with CAS latency=2, and any valid burst mode
2. the read agent is active enough to refresh the RAM (if not, add a refresh timer))
文件列表:
SDRAM_interface.v (4197, 2015-07-25)
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