DDR3_ip
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1884KB
下载次数：101
上传日期：2015-12-31 11:38:46
上 传 者：
zdhaui
说明： 本文档开发环境为vivado软件，描述了ddr3 IP core的生成过程，亲测可行。
(this document describe ddr3 ip core genetator process.I test it by myself.)
文件列表:
DDR3测试文档.docx (2063640, 2015-05-08)
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