gen_tb
所属分类:VHDL/FPGA/Verilog
开发工具:Perl
文件大小:1KB
下载次数:24
上传日期:2016-02-16 20:08:29
上 传 者:
volcanozhd
说明: 自己写的perl程序,可以根据逻辑代码的top文件自动生成verilog的testbench,方便做simulation,提高效率
(perl program,written by myself, can automatically generate verilog testbench according to the logic of the code top file, easy to do simulation, improve efficiency)
文件列表:
gen_tb.pl (3676, 2016-02-16)
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