Verilog_CY7C68013-SLAVE-FIFO
所属分类：VHDL/FPGA/Verilog
开发工具：C/C++
文件大小：652KB
下载次数：294
上传日期：2011-03-17 17:43:14
上 传 者：
GeekBI
说明： 用VERILOG 编写 CY7C68013 usb数据采集SLAVE FIFO模式驱动程序 ，已验证过
(Prepared with the VERILOG CY7C68013 usb data acquisition SLAVE FIFO mode driver, has proven)
文件列表:
Verilog CY7C68013 SLAVE FIFO\使用说明请参看右侧注释====〉〉.txt (774, 2008-01-28)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步AUTOIN测试说明.pdf (466723, 2008-07-14)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.(0).cnf.cdb (6570, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.(0).cnf.hdb (1777, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.cbx.xml (91, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.cmp.rdb (3360, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.db_info (137, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.eco.cdb (161, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.hier_info (3415, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.hif (972, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.map.hdb (7912, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.map.qmsg (7234, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.pre_map.cdb (5146, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.pre_map.hdb (8254, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.rtlv.hdb (8253, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.rtlv_sg.cdb (5039, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.rtlv_sg_swap.cdb (178, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.sim_ori.vwf (112070, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.sld_design_entry.sci (154, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.sld_design_entry_dsc.sci (154, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\fifo_cntl.tis_db_list.ddb (174, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\prev_cmp_fifo_cntl.asm.qmsg (2033, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\prev_cmp_fifo_cntl.fit.qmsg (19014, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\prev_cmp_fifo_cntl.map.qmsg (10139, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\prev_cmp_fifo_cntl.qmsg (67971, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\prev_cmp_fifo_cntl.sim.qmsg (5878, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\prev_cmp_fifo_cntl.tan.qmsg (36556, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\db\wed.wsf (12924, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.asm.rpt (6808, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.cdf (412, 2008-07-13)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.done (26, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.dpf (239, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.fit.rpt (66563, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.fit.smsg (334, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.fit.summary (371, 2008-07-26)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.flow.rpt (5036, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.map.rpt (13069, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.map.smsg (272, 2008-09-04)
Verilog CY7C68013 SLAVE FIFO\同步FIFOIN测试通过\同步自动输入CPLD\fifo_cntl.map.summary (217, 2008-09-04)
... ...
本程序在USB FX2 CPLD 实验板上实现同步FIFO AUTO IN 功能。
包含两文件夹：
同步自动输入CPLD------CPLD模拟数据输入；
同步自动输入估计------CY7C68013固件程序，设置同步 FIFO EP8 AUTO IN ；
操作说明：
1.配置说明
FLAGA----PF
FLAGB----FF---LED[0]----FULL----CPLD PIN 112
FLAGC----EP---LED[2]----EMPTY---CPLD PIN 110
SLWR---LED[1]---CPLD PIN 111
所有标志信号为低电平有效。
CPLD PIN 74-----BUTTON0----低电平不进行传输数据
CPLD PIN 76-----BUTTON1----低电平开始往FX2写数据
测试方法：
1.下载CPLD程序fifo_cntl.pof
2.下载FX2程序tcxmaster.hex
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