fp_adder_subtractor
所属分类:Internet/IE编程
开发工具:PDF
文件大小:695KB
下载次数:1
上传日期:2016-11-18 17:58:42
上 传 者:
Tencent
说明: 本文介绍用于计算IEEE 754标准的双精度64位浮点二进制数加/减法硬件架构。
(In this article, an optimized pipeline
hardware architecture for computing IEEE 754 standard
double precision 64-bit floating point binary number
addition/subtraction was proposed.)
文件列表:
fp_adder_subtractor.pdf (728011, 2016-11-07)
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