Buf_FiFo
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：5KB
下载次数：6
上传日期：2017-01-12 15:43:05
上 传 者：
霄汉昊伟
说明： verilog 编写的FIFO，里边有IP核和控制模块，
(verilog write FIFO, inside the IP core and control module,)
文件列表:
Buf_FiFo\Buf_fifo.v (2013, 2016-11-30)
Buf_FiFo\Buf_fifo.v.bak (3443, 2016-05-31)
Buf_FiFo\Buf_fifo_core.qip (194, 2016-11-30)
Buf_FiFo\Buf_fifo_core.v (7907, 2016-11-30)
Buf_FiFo\Buf_fifo_core_inst.v (278, 2016-05-31)
Buf_FiFo\fifo_write_if.v (2014, 2016-11-30)
Buf_FiFo\fifo_write_if.v.bak (2826, 2016-05-31)
Buf_FiFo\greybox_tmp\cbx_args.txt (361, 2016-03-04)
Buf_FiFo\greybox_tmp (0, 2016-12-11)
Buf_FiFo (0, 2016-12-11)
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