spi_verilog_master_slave_latest.tar
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3KB
下载次数：17
上传日期：2017-02-21 13:46:32
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想好再说
说明： 该项目从需要具有强大而简单的以VHDL编写的SPI接口核心开始，用于通用的FPGA到设备接口。
所产生的内核产生小而高效的电路，从非常慢的SPI时钟到超过50MHz的SPI时钟。
(This project started the need to have robust yet simple SPI interface cores written in VHDL to use in generic FPGA-to-device interfacing.
The resulting cores generate small and efficient circuits, that operate very slow SPI clocks up to over 50MHz SPI clocks. )
文件列表:
spi_verilog_master_slave (0, 2015-12-17)
spi_verilog_master_slave\tags (0, 2015-12-17)
spi_verilog_master_slave\branches (0, 2015-12-17)
spi_verilog_master_slave\branches\branches (0, 2015-12-17)
spi_verilog_master_slave\trunk (0, 2015-12-17)
spi_verilog_master_slave\trunk\testbench (0, 2015-12-17)
spi_verilog_master_slave\trunk\testbench\TB_SPI_MasSlv.v (5298, 2015-12-17)
spi_verilog_master_slave\trunk\rtl (0, 2015-12-17)
spi_verilog_master_slave\trunk\rtl\spi_slave.v (5159, 2015-12-17)
spi_verilog_master_slave\trunk\rtl\spi_master.v (6208, 2015-12-17)
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