PowerSum
vhdl 

所属分类:VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:1KB
下载次数:4
上传日期:2017-03-14 09:21:50
上 传 者GONGDAYIGE
说明:  此模块的主要功能是实现距离单元数据的功率和求解,即把输入信号的实部、虚部分别 求解平方和,然后把两者相加,每个距离单元内有1024个复数数据 接口: clk 时钟信号,50MHz rst_n 复位信号,低电平有效 PowerSumInEn:功率和模块输入信号的有效信号,1bit,高电平有效 PowerSumInRe:功率和模块输入信号的实部,8bit PowerSumInIm:功率和模块输入信号的虚部,8bit PowerSumOut: 功率和模块输出信号,即功率和,16bit PowerSumOutEn:功率和模块输出信号有效 ,1bit,高电平有效
(The main function of this module is to achieve power and data the unit to solve, that is the real part of the input signal, the imaginary part to solve the square and then put the two together, there are 1024 complex data interfaces within each range cell: clk effective signal and power module input signal, 1bit, active high PowerSumInRe:: clock signal, 50MHz rst_n reset signal, active low PowerSumInEn real power module and the input signal, 8bit PowerSumInIm: power module input signal and imaginary section, 8bit PowerSumOut: power and the module output signal, namely power and, 16bit PowerSumOutEn: power and the module output signal is valid, 1bit, active high)

文件列表:
PowerSum.v (5034, 2016-12-28)

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