新建文件夹
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：3KB
下载次数：3
上传日期：2017-08-04 09:21:04
上 传 者：
jiade
说明： verilog语言编写的硬件定时器，测试功能可用
(Verilog yu yan bian xie de ying jian ding shi qi, qin ce gong neng ke yong)
文件列表:
新建文件夹\TIMER (2).v (2848, 2017-07-21)
新建文件夹\TIMER (3).v (2848, 2017-07-21)
新建文件夹\TIMER (4).v (2848, 2017-07-21)
新建文件夹\TIMER.v (2848, 2017-07-21)
新建文件夹 (0, 2017-08-04)
近期下载者：
相关文件：
收藏者：