AD_TO_FIFO
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：1KB
下载次数：21
上传日期：2017-10-23 19:47:00
上 传 者：
preman
说明： A/D采集的数据缓存进入fifo，并通过读信号将FIFO中的数据送入网口
(A/D sample data buffer to fifo,and then read enable to ethernet.)
文件列表:
AD_TO_FIFO.v (3651, 2017-06-29)
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