signed_add
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：2KB
下载次数：12
上传日期：2017-11-07 18:23:36
上 传 者：
zhangchaoruo
说明： 有符号定点数加法运算代码，使用Verilog HDL语言实现
(Code writing in Verilog HDL,to solve the problem about signed number calculation.)
文件列表:
signed_add\signed_add.rc (1560, 2009-11-10)
signed_add\deb.bat (70, 2009-11-07)
signed_add\nc.bat (36, 2009-11-07)
signed_add\signed_add.fsdb (3337, 2009-11-28)
signed_add\signed_add.v (683, 2009-11-29)
signed_add\signed_add_tb.v (1271, 2009-11-29)
signed_add (0, 2009-11-29)
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