状态机
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：180KB
下载次数：7
上传日期：2017-11-27 14:58:02
上 传 者：
yuguofang
说明： 本代码跟据状态转移图，通过verilog实现了一个有限状态机。
(This code implements a finite state machine with the state transition graph through verilog.)
文件列表:
状态机.v (756, 2016-10-29)
状态转移图.png (189225, 2017-11-27)
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