SystemVerilog for Design(Second Edition)
所属分类：通讯编程
开发工具：VHDL
文件大小：2299KB
下载次数：11
上传日期：2017-11-29 10:47:31
上 传 者：
zuige2011
说明： 本文档用于使用systemverilog系统硬件描述语言做ASIC设计，深入浅出，易懂
(The doc is using systemverilog system harward description language to do ASIC design.The doc is easy to read,for new bird in this fact.)
文件列表:
SystemVerilog for Design(Second Edition).pdf (2631689, 2017-10-16)
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