digitial_clk
所属分类：单片机开发
开发工具：Verilog
文件大小：5KB
下载次数：2
上传日期：2017-12-03 09:44:56
上 传 者：
5582811
说明： 使用Verilog写时分秒数字时钟,实现基本的时钟计时功能。
(Use Verilog to write time-division-second digital clocks for basic clocking.)
文件列表:
digitial_clk\clock.v (2205, 2017-07-19)
digitial_clk\clock_top.v (510, 2017-07-19)
digitial_clk\data_dec_high_low.v (1291, 2017-07-18)
digitial_clk\decoder.v (1180, 2017-07-18)
digitial_clk\divider.v (522, 2017-07-18)
digitial_clk\lcd_play.v (7205, 2017-07-18)
digitial_clk\test.v (530, 2017-07-18)
digitial_clk\top.ucf (493, 2017-07-18)
digitial_clk\top.v (1538, 2017-07-18)
digitial_clk (0, 2017-07-19)
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