状态机
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：1KB
下载次数：1
上传日期：2017-12-20 16:29:57
上 传 者：
victorzn
说明： 设计一个简单的数字电路用于电子卖报机，要求如下：
报纸价格为1.5元；投币器只接受5角和1元硬币；投币器不找零。当投入金额合适时，报纸出口打开，否则关闭。用Verilog完成设计。
(The design of a simple digital circuit for electronic selling machine, the following:
The price is 1.5 yuan; the coin only accept 5 cents and $1 coin coin does not change. When the amount of input is suitable, the export of the newspaper is opened, otherwise it will be closed. Use Verilog to complete the design.)
文件列表:
状态机\hw3_1.v (2302, 2017-12-10)
状态机\hw3_1_tb.v (1214, 2017-12-02)
状态机 (0, 2017-12-20)
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