LAB7

所属分类:其他
开发工具:VHDL
文件大小:1KB
下载次数:1
上传日期:2018-01-07 14:10:56
上 传 者dhfryytj
说明:  ? 1. Core加減器燒錄置板子照片(加法.減法)及測試結果。 ? 2. 透過 Clock Wizard產生50Mhz、10Mhz及5Mhz頻率,並將測試結果上 傳。 3. 嘗試將Clock 及 加減模組同時引用,並透過frq選擇頻率,並將測試結果上傳。 module myAdder (a, b, out, cout, mode, clk, frq, clko ); Input [3:0]a, b; Input clk, mode; //1: adder; 0:sub Input [1:0]frq; Output [3:0]out; Output cout, clko; Clok instance_name // INST_TAG_END ------ End INSTANTIATION Template --------- Assign clko = frq > 1 ? CLK_OUT3 : (frq > 0)? CLK_OUT2 : CLK_OUT1; myAdder your_instance_name ( ); // INST_TAG_END ------ End INSTANTIATION Template --------- endmodule
(module myAdder (a, b, out, cout, mode, clk, frq, clko ); Input [3:0]a, b; Input clk, mode; //1: adder; 0:sub Input [1:0]frq; Output [3:0]out; Output cout, clko; Clok instance_name // INST_TAG_END ------ End INSTANTIATION Template --------- Assign clko = frq > 1 ? CLK_OUT3 : (frq > 0)? CLK_OUT2 : CLK_OUT1; myAdder your_instance_name ( ); // INST_TAG_END ------ End INSTANTIATION Template --------- endmodule)

文件列表:
LAB7\mysubadder.v (874, 2018-01-07)
LAB7\PIN.ucf (368, 2018-01-07)
LAB7\tb_mysubadder.v (1198, 2018-01-07)
LAB7 (0, 2018-01-07)

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