ADC_SA_8bit
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：7KB
下载次数：2
上传日期：2018-04-21 16:08:47
上 传 者：
liki20
说明： the successive approximation part of the circuit. trial_root is loaded with value 8'b1000_0000 on the rising egde that makes count = 3'b000.
文件列表:
ADC_SA\ADC_SA.doc (30208, 2018-04-21)
ADC_SA (0, 2018-04-21)
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