FPGA_USB2.0设计

所属分类:VHDL/FPGA/Verilog
开发工具:Verilog
文件大小:420KB
下载次数:4
上传日期:2018-04-21 21:45:56
上 传 者硅渣渣
说明:  把FX2配置成从FIFO的模式, 配置为单片机工作时钟24M,端点2输出,字节1024,端点6输入,字节1024,信号全设置为低电平有效等。我们的模块驱动时钟我们配置成内部输出时钟,也就是让FX2给我们的设计当做时钟源,输出一个最大的配置时钟48M的时钟。
(The FX2 is configured from FIFO mode, configured as MCU working clock 24M, endpoint 2 output, byte 1024, endpoint 6 input, byte 1024, signal all set to low level and so on. Our module drive clock is configured as an internal output clock, that is, let FX2 give our design as the clock source, and output a clock with the largest configuration clock 48M.)

文件列表:
FPGA_USB2.0设计.docx (433049, 2017-07-09)

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