Verilog-state-machine
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：602KB
下载次数：4
上传日期：2011-05-10 16:36:52
上 传 者：
chinatiger11
说明： 状态机采用 VerilogHDL 语言编码，建议分为三个 always 段，本文档就是详述其原因
(VerilogHDL language code using the state machine, the proposed section is divided into three always)
文件列表:
Verilog_VHDL_FSM_guide.pdf (711355, 2011-05-10)
Verilog state machine.pdf (311903, 2011-05-10)
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