中值滤波算法
所属分类:VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:1KB
下载次数:22
上传日期:2018-05-30 13:44:03
上 传 者:
lulu0621
说明: 中值滤波实现。选择在Vivado软件上采用Verilog语言来编写中值滤波算法,搭建出完整的数据处理系统架构,通过仿真和验证来判断数据的处理效果,并在实际的设计过程中根据出现的问题提出解决方案。
(Median filter implementation. The author chose Verilog language to write the median filter algorithm in Vivado software, built a complete data processing system architecture, judged the data processing effect through simulation and verification, and proposed a solution according to the problems in the actual design process.)
文件列表:
testbench.v (2196, 2018-05-29)
median_comparator.v (2252, 2018-05-29)
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