uart
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：4KB
下载次数：3
上传日期：2018-11-28 09:19:29
上 传 者：
6344575
说明： 通过串口发送，实现FPGA与stm32的dds发生器
(Implementation of DDS generator)
文件列表:
uart\Channel_choose.v (836, 2018-05-29)
uart\Channel_choose.v.bak (735, 2018-05-29)
uart\db\TOP.db_info (138, 2018-05-29)
uart\db\TOP.sld_design_entry.sci (196, 2018-05-29)
uart\TOP.qpf (1264, 2018-05-29)
uart\TOP.qsf (2285, 2018-05-29)
uart\TOP.v (794, 2018-05-29)
uart\TOP.v.bak (29, 2018-05-29)
uart\uart.v (3096, 2018-05-29)
uart\db (0, 2018-05-29)
uart (0, 2018-06-02)
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