一个可以综合的Verilog 写的FIFO存储器
所属分类：VHDL/FPGA/Verilog
开发工具：Quartus II
文件大小：19KB
下载次数：3
上传日期：2018-11-28 21:42:58
上 传 者：
韦辉
说明： 一个可以综合的Verilog 写的FIFO存储器，适合自己设计FIFO，不用IP核，
在 Quartus II综合过，基本可以用
(A FIFO memory that can be written by Verilog is suitable for designing FIFO without IP core.After synthesizing in Quartus II, it can be basically used)
文件列表:
Verilog_FIFO_ram.doc (53248, 2016-07-28)
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