整个工程代码
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：11KB
下载次数：12
上传日期：2019-01-21 17:21:27
上 传 者：
明月心447
说明： 掌握SDRAM数据读写、刷新、初始化以及FPGA串口收发时序，熟练FIFO IP核的生成和调用。
(Master SDRAM data read and write, refresh, initialization and the timing of sending and receiving of the serial port of the FPGA, skilled in the generation and invocation of the FIFO IP core.)
文件列表:
整个工程代码\FIFO_PLL.v (6146, 2018-07-13)
整个工程代码\FIFO_PLL_inst.v (164, 2018-07-13)
整个工程代码\sdram_decode.v (1396, 2018-07-15)
整个工程代码\sdram_init.v (2146, 2018-07-14)
整个工程代码\sdram_read.v (7258, 2018-07-17)
整个工程代码\sdram_ref.v (2059, 2018-07-14)
整个工程代码\sdram_top.v (5170, 2018-07-16)
整个工程代码\sdram_write.v (6660, 2018-07-17)
整个工程代码\top.v (3797, 2019-01-14)
整个工程代码\top.v~ (3796, 2018-07-16)
整个工程代码\uart_rx.v (1922, 2018-07-15)
整个工程代码\uart_tx.v (2385, 2018-07-15)
整个工程代码 (0, 2019-01-14)
近期下载者：
相关文件：
收藏者：