文件列表:

FPGA_SPI_test3 (0, 2017-03-23)
FPGA_SPI_test3\doc (0, 2017-03-23)
FPGA_SPI_test3\jpg (0, 2019-02-27)
FPGA_SPI_test3\proj (0, 2017-10-24)
FPGA_SPI_test3\proj\PLLJ_PLLSPE_INFO.txt (119, 2017-03-22)
FPGA_SPI_test3\proj\db (0, 2017-10-24)
FPGA_SPI_test3\proj\db\altsyncram_8u14.tdf (28933, 2017-03-21)
FPGA_SPI_test3\proj\db\altsyncram_9u14.tdf (48265, 2017-04-08)
FPGA_SPI_test3\proj\db\altsyncram_au14.tdf (20341, 2017-03-20)
FPGA_SPI_test3\proj\db\altsyncram_bu14.tdf (30007, 2017-03-22)
FPGA_SPI_test3\proj\db\altsyncram_cu14.tdf (31081, 2017-03-22)
FPGA_SPI_test3\proj\db\altsyncram_mu14.tdf (36451, 2017-03-18)
FPGA_SPI_test3\proj\db\altsyncram_ou14.tdf (47191, 2017-03-23)
FPGA_SPI_test3\proj\db\cmpr_ngc.tdf (1684, 2017-03-18)
FPGA_SPI_test3\proj\db\cmpr_qgc.tdf (1916, 2017-03-18)
FPGA_SPI_test3\proj\db\cmpr_rgc.tdf (2006, 2017-03-18)
FPGA_SPI_test3\proj\db\cmpr_sgc.tdf (2076, 2017-03-23)
FPGA_SPI_test3\proj\db\cntr_23j.tdf (3298, 2017-03-18)
FPGA_SPI_test3\proj\db\cntr_dgi.tdf (3733, 2017-03-20)
FPGA_SPI_test3\proj\db\cntr_egi.tdf (3733, 2017-03-18)
FPGA_SPI_test3\proj\db\cntr_fgi.tdf (3864, 2017-03-21)
FPGA_SPI_test3\proj\db\cntr_ggi.tdf (3864, 2017-03-22)
FPGA_SPI_test3\proj\db\cntr_hgi.tdf (3864, 2017-03-22)
FPGA_SPI_test3\proj\db\cntr_i6j.tdf (3566, 2017-03-18)
FPGA_SPI_test3\proj\db\cntr_igi.tdf (3995, 2017-04-08)
FPGA_SPI_test3\proj\db\cntr_kgi.tdf (3864, 2017-03-18)
FPGA_SPI_test3\proj\db\cntr_mgi.tdf (3995, 2017-03-23)
FPGA_SPI_test3\proj\db\decode_dvf.tdf (1565, 2017-03-18)
FPGA_SPI_test3\proj\db\logic_util_heursitic.dat (64944, 2017-04-08)
FPGA_SPI_test3\proj\db\mux_ssc.tdf (3541, 2017-03-18)
FPGA_SPI_test3\proj\db\pll_altpll.v (4711, 2017-03-18)
FPGA_SPI_test3\proj\db\prev_cmp_spi_test.qmsg (29633, 2017-03-23)
FPGA_SPI_test3\proj\db\spi_test.db_info (140, 2017-10-24)
FPGA_SPI_test3\proj\db\spi_test.ipinfo (361, 2017-10-24)
FPGA_SPI_test3\proj\db\spi_test.sld_design_entry.sci (884, 2017-10-24)
FPGA_SPI_test3\proj\db\stp1_auto_stripped.stp (68669, 2017-10-24)
FPGA_SPI_test3\proj\incremental_db (0, 2017-03-23)
FPGA_SPI_test3\proj\incremental_db\compiled_partitions (0, 2017-10-23)
... ...

1.顶层模块名要与右边的总入口名要一致. 2.always @(敏感信号)关于沿降信号不是电平信号,电平信号一般不这么用,用if,电平信号一般也要稳定些. 3.一位十六进制代表四位二进制 4.今天做SPI模块，出现了Error: Can't compile duplicate declarations of entity "**" into library "work"。 “**”是我的一个模块文件名，这个文件名同时有一个.bdf文件，还有一个.v文件。其中.bdf文件是我为了加SPI时新建的文件， 存盘时我没有改默认文件名，所以出现和.v文件重名的问题。加.bdf文件前编译没有任何问题，但是加.bdf文件后就出现了开头提到的错误。 开始不了解为什么，想了半天发现有重名文件，虽然后缀不同，但是个人认为还是不可以的，于是把.bdf改名，编译通过！ 证实了错误原因就是重名文件做怪。 注意：同一个文件名只能代表一个模块，即 *.v文件和 *.bdf文件等不同扩展名的文件只能代表同一个模块， 如果建立了其中一个改扩展名的文件就不能建立统一名称的其他扩展名的文件。

近期下载者：

相关文件：

评论：[我要评论] [举报此文件]

收藏者：