mydesign_DPLL
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：909KB
下载次数：35
上传日期：2011-05-30 13:08:13
上 传 者：
xiaoweige1101
说明： 实现了数字锁相环设计，可以用于信号的时钟提取供本地时钟使用
(the design introduced a method to use DPLL,we can get the local clock from the signal)
文件列表:
mydesign_DPLL.pdf (1105020, 2011-05-20)
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