full_add
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：8KB
下载次数：5
上传日期：2011-06-03 21:51:09
上 传 者：
sdfadf
说明： 全加器，基于原理图设计的全加器。经过时序仿真验证
(Full adder, based on the schematic design of the full adder. After timing simulation)
文件列表:
full_a\cmp_state.ini (2, 2011-03-11)
full_a\db\新建文件夹.db_info (136, 2011-03-08)
full_a\db\新建文件夹.eco.cdb (141, 2011-03-11)
full_a\db\新建文件夹.map.qmsg (1545, 2011-03-11)
full_a\db\新建文件夹.sld_design_entry.sci (135, 2011-03-11)
full_a\full_add.bdf (12444, 2011-03-08)
full_a\full_add.vwf (3184, 2011-03-08)
full_a\GG.bdf (12441, 2011-03-11)
full_a\新建文件夹.qpf (946, 2011-03-08)
full_a\新建文件夹.qsf (1832, 2011-03-08)
full_a\新建文件夹.qws (1165, 2011-03-11)
full_a\db (0, 2011-03-29)
full_a (0, 2011-03-29)
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