Viterbi_Verilog
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3668KB
下载次数：88
上传日期：2011-06-05 13:30:41
上 传 者：
yyee123
说明： viterbi译码的verilog实现,提供相应的原程序代码和testbench
(viterbi decoder verilog implementation)
文件列表:
Viterbi_Verilog (0, 2011-03-12)
Viterbi_Verilog\BMUwithACSU.v (3324, 2010-07-28)
Viterbi_Verilog\Control.v (2619, 2010-07-28)
Viterbi_Verilog\Delay_16_Cycle.v (1273, 2010-07-26)
Viterbi_Verilog\RAM.v (3164, 2010-07-28)
Viterbi_Verilog\SMUwithOP.v (3957, 2010-07-28)
Viterbi_Verilog\SPECIFICATION.doc (1579520, 2010-07-29)
Viterbi_Verilog\SPECIFICATION.pdf (1236860, 2010-07-29)
Viterbi_Verilog\Stack.v (1420, 2010-07-27)
Viterbi_Verilog\tb_top.v (7873, 2010-07-28)
Viterbi_Verilog\Top.v (1227, 2010-07-27)
Viterbi_Verilog\答辩讲义.ppt (1627648, 2010-08-04)
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