1
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：29KB
下载次数：0
上传日期：2019-06-22 22:25:57
上 传 者：
a1600225635
说明： 设计一个信号赋值逻辑电路，在时钟信号上升沿到来时将4位信号a赋值给4位信号b，同时将信号b的原始值赋值给信号c
(A signal assignment logic circuit is designed to assign 4-bit signal a to 4-bit signal B when the rising edge of clock signal arrives, and the original value of signal B to signal C.)
文件列表:
数字逻辑实验2 .doc (53760, 2019-06-22)
近期下载者：
相关文件：
收藏者：