clk
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：4
上传日期：2011-06-15 07:28:41
上 传 者：
lfasd001
说明： no intro
(This is a digital stopwatch design. When a period of 0.01s-1h. Cleared with the end of the counter, and a stopwatch start and end time-control switch, the last time the information displayed on the digital pipe.)
文件列表:
实验四数字秒表的设计\clk.vhd~ (0, 2011-03-25)
实验四数字秒表的设计\cnt.vhd (635, 2011-03-25)
实验四数字秒表的设计\cnt.vhd~ (0, 2011-03-25)
实验四数字秒表的设计\fpq.vhd (442, 2011-03-25)
实验四数字秒表的设计 (0, 2011-03-31)
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