half_clk
所属分类：VHDL/FPGA/Verilog
开发工具：Verilog
文件大小：24KB
下载次数：0
上传日期：2019-10-28 14:45:46
上 传 者：
奉先丬
说明： verilog语言半加器全加器好好看看吧希望对大家有用
(Verilog language, half adder, full adder. Have a look. I hope it will be useful to you.)
文件列表:
half_clk.mpf (93058, 2019-09-26)
half_clk.v (220, 2019-09-26)
近期下载者：
相关文件：
收藏者：